[ДМК] Логическое проектирование и верификация систем в SystemVerilog [Томас Дональд]

SystemVerilog – язык описания аппаратуры, позволяющий инженерам работать с моделями высокого уровня абстракции, что отвечает сложности современных систем на базе СБИС и ПЛИС.

Цель книги – дать представление о широком спектре возможностей языка и заложить фундамент для дальнейшего изучения. Описано введение в моделирование аппаратуры, рассмотрены вопросы проектирования на уровне регистровых передач, в том числе разработка комбинационных схем. Охвачены такие темы, как разработка конечных автоматов с трактом данных и интерфейсов, а также создание тестовых окружений (в том числе с использованием утверждений и средств оценки функционального покрытия).

Предполагается, что у читателя есть базовая подготовка в области схемотехники и программирования.

Издание предназначено студентам вузов, изучающих современную схемотехнику, а также будет полезно инженерам-разработчикам, знакомых с Verilog или VHDL, или желающих освежить свои навыки.

Формат: PDF